[問題] 與FFT相關的問題
目前利用verilog
做出架構為1024點 SDF pipeline的IFFT和FFT
並把他們對接起來
之後要燒到FPGA板
當作模擬OFDM的一部分
可是用xilinx測試跑過模擬後
發現input進去的信號(IFFT端進入)
到output出來的值(FFT的輸出)會有一點差距
大約5%上下
如果將input data的bit數或是twiddle factor bit增加的話
能夠達到完全準確嗎(input進去的data和output出來的bit都完全相同)
還是有其他細節也需要做修改嗎
目前data的大小是16 bits 而twiddle factor是10個bits(都是2's補數)
在ifft和fft內部運算的大小都用到26 bits(加法或乘法)
麻煩板上的各位大大幫忙解答了
謝謝~!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 114.37.136.16
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