[問題] 有人用 modelsim 模擬 Xilinx 的 DCM_ADV 嗎?
Hello 請教一下
我的 FPGA 是 Virtex5
用 Xilinx 的 Core generator 產生一個 DCM_ADV
程式碼如下
我用 ISim 模擬波形是正常的
但用 modelsim 卻都是出0
(CLK0_OUT 和 LOCKED_OUT) (我有compile Xilinx 的 library了)
想請教是否哪裡設定錯誤
或者程式有錯
謝謝各位了~
module tb;
reg clk, rst;
wire out, out2;
LED led(.clk(clk), .rst(rst), .out(out), .out2(out2));
initial begin
clk = 0;
rst = 0;
#30000 rst = 1;
#10000 rst = 0;
end
always #5 clk = ~clk;
endmodule
module LED(clk, rst, out, out2);
input clk;
input rst;
output out;
output out2;
dcmp2d_jitter_v12_1 inst_dcm(
.CLKIN1_IN(clk),
.RST_IN(rst),
.CLK0_OUT(out),
.LOCKED_OUT(out2));
endmodule
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◆ From: 219.85.208.194
推
08/11 13:16, , 1F
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