[請益] 關於Design Compiler
上來請教各位前輩有關DC的問題：
design中有個module是用State(2 bits)跟一根Flag(1 bit)當condition
去選output的值，而output reg的數量非常多，有上千個
在我把我的design合成之後發現timing卡在一個cell叫 AN2X6
光這個cell的time delay就有4ns之多，當然是不符預期
之後我開Path Schematic出來看
發現這個AN2X6的output pin 後面要drive非常多其他的cell
我的解釋是tool已經把這個AND-2換到推動力最大的X6系列
但還是無法推動後面的其他cell，這樣合理嗎？
若是這種情形，有辦法指定AN2X6的output pin 不要連接這麼多cell嗎？
or 我應該從架構上去更改才對？ 例如serial output？
or 其他想法，謝謝大家
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◆ From: 59.115.234.241
推
06/29 10:59, , 1F
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