[問題] verilog 第n個clock要做 n bits 的 shift

看板Electronics作者 (ㄍㄠˊ)時間15年前 (2010/06/22 00:24), 編輯推噓1(1推 0噓 1→)
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請教各位 我現在有一個signed的變數X 想在第一個cycle shift 1 bit 二 2 etc. 但是每個cycle那個變數都會更新 所以沒辦法用每次shift 1 bit來做 想請問有什麼方法可以做嗎 我有想過用一個count來記錄目前是第幾個cycle 然後用 X>>count，但是問題出在X是signed -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.114.93.131
推
06/22 10:20, , 1F
請用arithmetic shift operators: >>>, <<<
06/22 10:20, 1F
→
06/22 10:21, , 2F
e.g. X>>>count
06/22 10:21, 2F
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