[問題] 關於cell-based使用RAM (ra1sh)的疑問?!
之前聽人家說使用cell-based的RAM要注意它的輸出會有latency
可是我剛剛隨便產生一個來做function驗證
而在用simvision看波形的時候得到的卻是...
每當送讀取信號給特定的地址做讀取動作,結果會在同一個週期內得到輸出結果?!
而不是人家說的會慢一個clk週期.....
我想請問這是甚麼原因呢??
我自己的印象中使用Altera的RAM來做function模擬也是有這情形~~
但是如果是做有考慮timing的後模擬就會真的慢一個clk....
另外Xilinx的RAM在function模擬時好像就會慢一個clk才輸出讀取的資料(有點忘了 = =")
所以想請問一下各位
對cell-based的RAM來說,它所讀取的資料是不是真的慢一個週期輸出?(下一個正緣輸出)
如果是這樣的話,那麼function模擬跟到時的後模擬不就不一樣....
而這樣的問題....想請問有經驗的各位是怎樣處理的?
謝謝了!!
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