[請益] FPGA實現SDRAM Controller
大家好~
最近努力在實現 SDRAM Controller
FPGA是用Virtex5 XCVL110
SDRAM是晶豪科 16*1MB, -7 grade (<=143MHz)
constraint部份只有下 i_osc_clk 的constraint
(clk-to-pad, pad-to-setup不會下@_@)
系統架構
i_osc_clk => (DCM) => clk_1x => module_1
|
V
=> clk_1.5x => sdram_ctrl => FPGA_PAD => SDRAM_CTRL_SIGNAL
=> data_gen => FPGA_PAD => SDRAM_DATA_IN
=>............=> FPGA_PAD => SDRAM_CLK
<= data_recv <= FPGA_PAD <= SDRAM_DATA_OUT
clk_1x = 66.667 MHz
clk_1.5x = 100 MHz
不知道這樣看得懂嗎@_@
除了 module_1 外，其它都是在 clk_1.5x domain下。
module_1會打一個trigger通知sdram_ctrl從SDRAM準備寫入/讀取資料
現在很困擾的問題就是FPGA <=> SDRAM 之間的問題，由於PAD/Board delay的關係
讓 SDRAM_CLK、SDRAM_DATA_IN、SDRAM_CTRL_SIGNAL 不能完全同步，
導致寫入 / 讀出的資料有時會不正確。
想請教有FPGA實務經驗的前輩們，該從什麼方向尋找解答呢?
感謝!!!
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