[問題] Quartus II上跑testbench

看板Electronics作者Ydrean (嘿嘿~~)時間16年前 (2010/04/02 10:43)推噓2(2推 0噓 2→)

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大家好，小弟做了一個design (in Verilog)　想在"剛接觸不久的"Quartus II上驗證寫了testbench之後要跑模擬　遇到兩個問題 1. Quartus無法認得verilog語法中的delay(#)? 2. Quartus是否只能從top module灌訊號進去? 因而在testbench要用initial給值沒辦法完成此兩個問題跟Quartus都跟有沒有辦法做 Verilog behavior simulation有關係所以想請問各位賢拜 Quartus有沒有辦法只做verilog behavior simulation? 有的話在軟體上該怎麼操作? 謝謝~ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.128.252.130 ※ 編輯: Ydrean 來自: 220.128.252.130 (04/02 10:44)

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rlpolo123

04/02 10:57, , 1^F

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rlpolo123

04/02 10:58, , 2^F

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robertshih

04/02 15:40, , 3^F

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