[問題] 放大器Design的問題

看板Electronics作者 (月光下的智慧)時間14年前 (2010/03/25 01:27), 編輯推噓3(3推 0噓 21→)
留言24則, 6人參與, 5年前最新討論串1/1
一個CS Stage，Load接一個PMOS (current source) 他的gain是gm(ron||rop) gm = (2unCox(W/L)ID)^(1/2) ro = 1/λID ，其中λ又正比於1/L 這樣的話，gmro正比於 (WL/ID)^(1/2) 得到只要我們把ID弄很小 gain就可以變得非常大 請問我這樣講的錯誤在哪裡... 這樣的話為什麼一個OP Amp要有power的限制呢？ 是跟穩定度有關係嗎？？ 假設我把ID變成1/2倍，gain會變成根號2倍 ro會變成2倍，pole就往前移了一半，GBW會變差，而且ft會往前移 這樣解釋是通的嗎？ 如果是通的，那麼我把input stage cascode起來 放大倍率是增加了gmro倍 同時阻抗也變成了gmro倍 是不是就比剛剛那個好：可以增加gain同時不影響GBW的表現呢 這些解釋都是我自己亂想的...如果有問題請各位指正謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.112.244.81 ※ 編輯: jamtu 來自: 140.112.244.81 (03/25 01:32)
推
03/25 02:09, , 1F
Gain=gmro=2VA'(KnI)^1/2/I=2VA'(uCWL/2I)^1/2 當WL給定
03/25 02:09, 1F
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03/25 02:13, , 2F
偏壓電流I愈弱，則Gain愈大且最大值發生在次臨界導通時
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03/25 02:15, , 3F
這樣說明應該沒錯，實際用HSPICE模擬也是如此
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03/25 02:17, , 4F
至於power是否與穩定度有關我不清楚，VDD會影響電路的
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03/25 02:19, , 5F
Swing而間接影響SNR，Noise Vlotage正比於(gm)^1/2
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03/25 02:20, , 6F
不確定是否有回答道你的問題??請多指教!!
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03/25 04:08, , 7F
看看Id/Vds的圖你就會知道電流越小gain越大是錯的離譜
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03/25 04:09, , 8F
搞不好連transistor都沒有on怎麼去放大訊號
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推
03/25 08:27, , 9F
原本就是Id越小 gain越大阿 只是沒有電流就沒有slew rate阿
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03/25 12:35, , 10F
首先 以你的方法可以解釋降低電流增加gain會產生GBW降低
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03/25 12:36, , 11F
穩定度也是一個考量 單純將gain增加但是沒有將pole推遠 最
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03/25 12:36, , 12F
後必定遇到phase margin不夠的問題 另外如果把電流降低
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noise會上升 slew rate下降這前面大大都已經提到 都是需要
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03/25 12:43, , 14F
考量的 另外將電流降低為了維持一樣的vdsat 必須要把電晶
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體size變小 過頭也會造成matching的問題
03/25 12:54, 15F
推
03/25 13:12, , 16F
而如果你使用cascode 確實GBW會一樣 但那是在一樣的電流下
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03/25 13:21, , 17F
加了cascode只是拿3dB bandwidth去換gain 其餘的特性還是跟
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前面討論的一樣 電流變小GBW還是變小
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03/26 00:11, , 19F
感謝樓上們的解釋～～～～
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03/26 00:11, , 20F
我又通一層了XD
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08/13 18:57, , 21F
Gain=gmro=2 https://muxiv.com
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09/17 22:52, , 22F
後必定遇到phase https://daxiv.com
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11/11 15:44, , 23F
Swing而間接影響S https://muxiv.com
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01/04 22:08, 5年前 , 24F
看看Id/Vds的圖你 https://noxiv.com
01/04 22:08, 24F
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