[問題] 關於verilog synthesis

看板Electronics作者 (janu0125)時間14年前 (2010/02/08 22:33), 編輯推噓2(2推 0噓 6→)
留言8則, 5人參與, 最新討論串1/1
最近面試 一位主管希望小弟補充synthesis方面的知識 然後再約時間複試 請問板上各位前輩 哪裡有資訊可以讓小弟自修這方面的知識呢? 又... 哪些算是synthesis比較基礎的知識? 麻煩各位了 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 124.11.209.153
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Design compiler的document翻一翻..
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外加，多用google..
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cadence網站上沒找到 請問哪裡可以找到相關資訊 謝謝
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感謝 我去拜google大神了
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推
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dc user guide: coding style, STA, tcl 三個願望
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一次滿足
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推
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樓上CompileUltra
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coding style? CU 在說笑吧, 應該是少見多怪
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※ seice:轉錄至某隱形看板 03/03 00:14
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