[問題] 關於積分器

看板Electronics作者 (Seal)時間16年前 (2010/02/05 16:38), 編輯推噓0(0推 0噓 5→)
留言5則, 2人參與, 最新討論串1/1
由於現在要做一個二階的delta sigma modulator 想請問板上的前輩 在設計積分器時 輸出的解析度需要考慮嗎? 譬如說DSM最後想要enob有13 bit 而第一級積分器輸出解析度至少要高於這個值? 還是只要看有沒有settle到正確的值即可? -- http://www.wretch.cc/album/bleezebub -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.150.96
→
02/08 14:57, , 1F
要做到13bit resolution指的是feedback DAC 而不是積分器
02/08 14:57, 1F
→
02/08 15:01, , 2F
當然第一級積分器的noise也會影響SDM的enob 但是他會受到
02/08 15:01, 2F
→
02/08 15:01, , 3F
transfer function的shaping 所以影響不會像DAC這麼大
02/08 15:01, 3F
→
02/09 12:34, , 4F
所以積分器在意的是輸出擺幅嗎
02/09 12:34, 4F
→
02/09 12:36, , 5F
他的linearity跟noise都需要考量
02/09 12:36, 5F
‣ 更多 jsp0520 的文章
文章代碼(AID): #1BQzaKZX (Electronics)