[問題] 請教 QuartusII 如何設定 multicycle 電路(合成) ?
目前我的設計中會使用到clk1(50Mhz)跟clk4(200Mhz)兩種不同時脈的電路
其中有一部分的電路大概如下
╭ ╮ ┌──┐ path ┌──┐ ╭ ╮
CB_circuit ───┤ ├────┤ ├── CB_circuit
╰ ╯ │DFF1│ │DFF2│ ╰ ╯
┌─┤ │ ┌─┤ │
│ └──┘ │ └──┘
│ │
clk4 clk1
將data送給主電路
│
▼
┌───┐ ┌───┐
↑ │ ↑ │
clk1 ─┘ └───┘ └───
┌┐┌┐┌┐┌┐┌┐
↑│↑│↑│↑│││
clk4 ─┘└┘└┘└┘└┘└
(其他運算) ▲
│
這個clk觸發後把data送給DFF2
而DFF2觸發後,將data送給主電路
上面的電路主要目的是
將時脈為clk1的子電路輸出數值送給時脈為clk4的主電路去做其它處理
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我想請問一下關於這樣的電路在QuartusII裡要怎樣做設定...
目前我是看這個網站的教學 http://ppt.cc/zbxA
我的clk是透過ALTPLL IP 做倍頻,產生clk1跟clk4
而上面網頁沒特別提到這樣的有沒有要別設定
我就照上面的方法做然後自己在"胡搞"設定一下.....(也不知道方法對不對= =")
最後合成完後....report是可以看到 met timing requirement / YES
但我看"列出前200條速度最慢路徑"的report....
發現只要是上面電路的path,在report裡面都會顯示none(DFF1跟DFF2之間的path)
例如這個連結裡紅色圈起來的部分 http://ppt.cc/0-64
我想問這樣的結果是合理的嗎?
它有沒有真的把DFF1跟DFF2之間的path timing考慮進去?
還是說還要加上什麼的設定....不然出現none感覺怪怪的~
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先在這跟各位說聲謝謝了
因為這部分周遭的人都不會....我也第一次弄 = ="
如果上面有講不清楚的地方....可以跟我講一下,我在解釋清楚一點....
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