[問題] design compiler 2006.06

看板Electronics作者 (Aragorn)時間16年前 (2009/12/07 18:22), 編輯推噓1(1推 0噓 2→)
留言3則, 2人參與, 最新討論串1/1
小弟目前是新手,在合成時有發現netlist中會有大寫與小寫的internal net name n1與N1代表不同的訊號,但是跑full chip SPICE時spice是case insensitivity 會把n1跟N1當作是一樣的訊號 請問板上先進 如何限制design compiler 在合成時只用lower case 的internal net name? 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 71.135.112.76
推
12/07 20:00, , 1F
請查說明書，關鍵字:define_name_rule, change_name, ...
12/07 20:00, 1F
→
12/07 20:02, , 2F
抱歉，應該是define_name_rules, change_names, ...
12/07 20:02, 2F
→
12/08 03:58, , 3F
感謝Z大,我會在查一下USER GUIDE.
12/08 03:58, 3F
‣ 更多 kingofgar 的文章
文章代碼(AID): #1B7DThkd (Electronics)