[請益] 2.5G clock除頻

看板Electronics作者 (Rain Man)時間16年前 (2009/10/01 15:53), 編輯推噓0(0推 0噓 3→)
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大家好 請教一個問題 我現在需要將2.5Ghz的differential clock(LVDS) 將其降頻到數百MHZ左右(也須為differential clock) 講的詳細一點 就是我們需要將2.5Ghz乘上257*5 再除以239*4*(10 or 15 or 20 or 25 or50) 會有這麼奇怪的數字是因為clock sync的問題 不得不做 所以想請問有沒有現成的freq synthesizer 或是digital PLL IC商品 或是其他辦法可以達到我們的要求 感謝大家! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.112.18.5
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先用Receiver轉成TTL再去處理吧..處理完再Tx轉回LVDS
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彈性的作法是用FPGA，但你的LVDS太快，FPGA內建的LVDS不夠
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快，所以TX RX的IC應該是省不掉
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