[問題] Verilog相關問題 (FIFO)
各位高手好~
有個Verilog上的問題想請教大家，
我現在需要做出一個FIFO，
words=128( 實際上是80個，但 64<80<128)，
width=1-bit，
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現在有兩個想法
一、用Artisan生出sram16x8.v
之所以改成16x8，而不是用128x1，是因為考慮到Tool生成的要求
但用這種方法就必須把我原本的訊號從1-bit合成8-bit，然後每8
個Cycle才動作一次，要用的時候還得在分解成1-bit的訊號，想到
就累....= =
二、直接用80個DFF串接起來
因為考慮到資料也才80筆，手動的方式串接似乎也還可以接受，而這
種方式的好處是不必合成分解訊號，我比較想用這樣的方式。
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但是我是怕這樣的作法不夠正統，怕被人說是硬作的，所以想問高手們的意
見，因為還要考慮到實際合成出電路後，哪樣的方式會比較好呢?
我實做經驗不足，請有經驗的前輩們指導一下，感謝大家耐心的看完我的問題。
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※ 發信站: 批踢踢實業坊(ptt.cc)
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