[問題] 關於RF_CMOS的Layout問題

看板Electronics作者 (CMS)時間16年前 (2009/08/31 11:00), 編輯推噓11(11推 0噓 12→)
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※ [本文轉錄自 comm_and_RF 看板] 作者: shajoe (CMS) 站內: comm_and_RF 標題: [問題] 關於RF_CMOS的Layout問題 時間: Mon Aug 31 10:59:04 2009 不好意思，在這裡想請教一下有在做RF_CMOS的 小弟目前有在製作高頻PLL，但是數位部分的電 晶體不太確定是要用已有的臺積Model還是自己 Layout？如是要自己Layout的話那要如何萃取 參數呢？<-----畢竟就算是數位部分頻率也非常 高 希望有人能幫我解惑~謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.28.223 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.28.223
推
08/31 11:36, , 1F
你所謂的頻率很高是多高？基本上FULL CUSTOM流程的話
08/31 11:36, 1F
推
08/31 11:37, , 2F
就是自己design, layout, rcx
08/31 11:37, 2F
推
08/31 18:30, , 3F
查PDK 可以操作多高頻 tsmc RF model 數位類比都有建
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08/31 18:30, , 4F
我覺得 最好不要自己畫
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推
08/31 19:15, , 5F
推樓上，最好不要自己畫…除非有必要的理由…
08/31 19:15, 5F
推
08/31 21:05, , 6F
數位部分的電晶體自己萃取？不懂耶，到底是多快
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09/01 08:03, , 7F
因為我不太想除頻除太多，所以頻率有可能會落在1GHz左右
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09/01 08:04, , 8F
而之前看了滿多的作品，它們除頻器的交叉電路都自己畫耶= =
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09/01 08:06, , 9F
所以想了解它們的參數是怎麼萃取到的
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推
09/01 17:22, , 10F
我想應該是跟跑post-sim一樣 pex抽參數吧
09/01 17:22, 10F
推
09/01 19:05, , 11F
你的意思是 不用standard cell而是自己畫transistor layout嗎
09/01 19:05, 11F
推
09/01 19:13, , 12F
還有製程是什麼
09/01 19:13, 12F
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09/02 08:07, , 13F
TSMC 0.18um，transistor layout自己畫
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09/02 08:08, , 14F
所以不會使用到standard cell~
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09/02 08:10, , 15F
回上兩層：可是之前讀過模型的教材裡面似乎有提到高頻參數
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09/02 08:10, , 16F
使用Cadence來萃取似乎不準耶@@
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推
09/02 10:45, , 17F
可是他說1G左右的話應該很OK，教材中的高頻是超過10G
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09/02 14:50, , 18F
所以說使用Cadence所萃取出來的模型在10GHz以下都可以使用?
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推
09/02 16:02, , 19F
沒有人說都可以啊～誤差一定會有，是看你能忍受多少
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推
09/02 16:03, , 20F
反正你除頻器之後電晶體操作在1GHz的話應該沒差很多
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09/03 09:34, , 21F
喔~明白囉，多謝各位的熱心指導目前大概有個頭緒了。
09/03 09:34, 21F
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11/11 15:22, , 22F
使用Cadence來萃 https://noxiv.com
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01/04 22:01, 7年前 , 23F
因為我不太想除頻除太多 https://muxiv.com
01/04 22:01, 23F
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