[問題] 關於SC電路的電容值

看板Electronics作者 (勇敢的堅持下去)時間16年前 (2009/07/25 14:17), 編輯推噓4(403)
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最近小弟在做一些SC電路 常常需要設計到電容的數值 想請問一下各位大大 這個電容的數值在設計上應該會有範圍限制吧 例如:電容的值不能小於OP本身的寄生電容(這是我覺得的,有錯請高手指教一下) 但式設計太大又很耗損面積(因為要做在CHIP裡的) 到底在設計上面有沒有甚麼特別該注意的地方 就經驗而言,設計在晶片內的電容大約又是在哪個範圍呢? 目前我是以10^-12等級為主 但是有一顆電容設計在0.1p 不知道這樣到底會不會OK 畢竟模擬是都沒問題 但是下線後的結果又往往都不一樣了說 多謝各位 -- 只有在被愛的時候 才會發現自己是多麼的重要 只有在愛一個人的時候 才會發現原來可以這麼在乎一個人 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.124.32.131

07/25 15:14, , 1F
1.matching 2.kt/c noise 按照這兩個spec去選電容大小
07/25 15:14, 1F

07/25 16:07, , 2F
PLS 應該值得參考吧
07/25 16:07, 2F

07/25 17:02, , 3F
0.1p很容易爆炸的,所以照一樓說的吧
07/25 17:02, 3F

07/25 22:26, , 4F
要去算一下Cp寄生值 Cp會降低OP的gain 造成static error
07/25 22:26, 4F

07/25 22:27, , 5F
雖然模擬中會有上述效應 但下線後通常Cp更大 會更嚴重
07/25 22:27, 5F

07/25 22:28, , 6F
resolution需求低(<10b)時 1樓的2.會蠻小的 通常是看1.
07/25 22:28, 6F

07/27 10:15, , 7F
恩恩 了解囉 多謝各位大大^^
07/27 10:15, 7F
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