[請益] VHDL關於CLK時間設定

看板Electronics作者 (cloudking)時間15年前 (2009/07/16 11:26), 編輯推噓0(0推 0噓 0→)
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想請教一下下面三個設定的功能 period :20 ns HIGH 50% pad to setup :5 ns clock to pad :5 ns 我是用xilink ise下去寫的 要看AD出來的圖，發現只要稍微更改一下出來的圖完全不同。 不清楚該如何設定 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 203.68.164.75
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