[問題] verilog中有關=與<=的用法
在循序邏輯中的用法我大概都知道了
我主要想問的是 reg <= 與 reg = 在一個always pos clk的block中
合成gate level出來的結果是否有區別？
或者在繞線完之後會有區別嗎
感謝各位先進回答 ^ ^...
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.117.179.90
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我會這樣問主要是碰到一個case
簡化版
always@(posedge clk2 ) begin
case (state)
A:
c1 if (condition) begin
p1 state<=B;
p2 reg <=dataA;
end
B:
p3 reg <= dataB;
.
.
.
endcase
end
在夠大的電路中 gate level與DFT時 模擬執行c1時會執行p1與p2 (正常)
但在後續P&R完 在NANOSIM模擬執行c1卻會執行p1，但是p3被執行而p2不能 (????)
只能解釋為routing完後clk2到達state與reg的時間不同
我只是在想是不是<=與=用法差異造成的
不好意思問法有點奇怪
不過lab學長們晶片沒開過一顆可以完全work的
所以有些問題好像他們也不太懂 只能放在這裡問問各位前輩 ^ ^..
※ 編輯: kenyun 來自: 140.117.179.90 (05/15 11:17)
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