[問題] SystemC V.S. HDL

看板Electronics作者 (修行)時間16年前 (2009/05/08 07:30), 編輯推噓4(4推 0噓 20→)
留言24則, 6人參與, 7年前最新討論串1/1
我最近在學習SystemC。我跟朋友在討論一個問題。 我認為如果使用SystemC以RTL去modeling，那還不如直接用HDL去寫RTL。 況且目前HDL的RTL可以合成，SystemC的RTL不能合成。 但我朋友認為SystemC的RTL雖然目前不能合成，但還是有它的好處， 就是它的模擬速度"應該"比用HDL simulators模擬RTL"還快"。 但我對於"模擬比較快"這一點有點懷疑。 目前SystemC與HDL的simulators對於RTL的模擬都是event-driven， 就是event發生才重新計算。所以我覺得HDL simulators不會輸多少。 如果說SystemC simulator的RTL simulation真的效能比較強， 那為何HDL simulator不能學呢！？平平都是RTL... 各位覺得有沒有道理？ -- 西方三聖：http://p8.p.pixnet.net/albums/userpics/8/3/553683/1193661731.jpg
《佛說阿彌陀經》http://web.cc.ncu.edu.tw/~93501025/amtf.doc 十一面觀音咒：http://file.buda.idv.tw/music/DBZFY04.mp3 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.115.220.219 ※ 編輯: zxvc 來自: 140.115.220.219 (05/08 07:30)
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這方面我不懂 但是我知道SystemC一定要學
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樓上，其實我對SystemC的未來抱著一些疑慮。EDA三大廠之一，
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Synopsys，已經不玩SystemC了，不知道是不是要去玩
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SystemVerilog？
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不過不管用哪種語言，system-level modeling的方法應該是大同
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小異的。學會這些基本功，不管跳去哪種語言應該都會容易上手
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不過我覺得我一直拿SystemC與SystemVerilog作比較不是很好，
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其實目前的SystemVerilog不怎麼system-level，它比較屬於HDL
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+HVL (hardware verification language)。
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不如說SystemVerilog根本不是system-level modeling語言！？
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那為什麼要叫"System"，就讓人疑惑了。
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至於為什麼Synopsys要退出SystemC，也是個謎。不知道有沒有人
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知道為什麼。
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問問業界的學長，就知道沒必要學..
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推
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好吧 可能我在美國聽到的跟台灣那邊環境不一樣
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SystemC的RTL modeling很慢並沒有比較快,SystemC強調的在
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於transaction level modeling,很少直接用SystemC寫RTL
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如果你可以寫RTL 表示system的規格已定好了 那何必用到
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SystemC呢？
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謝謝各位的資訊。
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SystemC主要用在TLM或是Behavior吧 寫成RTLcompile速度
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並不會比較快丫
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不過不管用哪種語言，s https://daxiv.com
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SystemVeril https://daxiv.com
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