[問題][verilog] input和clk不能設同步?

看板Electronics作者 (maxwell)時間17年前 (2009/03/29 04:37), 編輯推噓1(1推 0噓 4→)
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好像設同步一起跳就有問題 請問為什麼呢? 有什麼解決辦法? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 203.68.162.102
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03/29 10:16, , 1F
在sequential block中 賦予input 1ns的delay
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推
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會有hold time violation，解決方法可以把 input的時間
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03/29 10:18, , 3F
在RTL模擬看起來像是同步 但在gate level的模擬是有delay的
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延遲，讓input 比CLK觸發時間 delay一點點
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04/14 18:56, , 5F
我了解了..感謝..^^"
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