[問題] 麻煩幫我看一下verilog語言這樣寫有沒꘠…
不知道有沒有專門在討論verilog語言的地方
所以就PO在這裡了...
題目是a 4-bit mismatch check circuit is implemented. If A[3:0] and B[3:0]
all mismatch, a signal “MISMATCH” will be asserted. We can check this
condition by using four “XOR” gates and connect their four outputs into a
four-input “AND” gate.
以下是我自己寫的語言:
module mismatch(MISMATCH,A,B)
wire T0,T1,T2,T3;
output MIASMATCH;
input[3:0] A,B;
xor(T0,A[0],B[0]),
(T1,A[1],B[1]),
(T2,A[2],B[2]),
(T3,A[3],B[3]);
and(MISMATCH,T0,T1,T2,T3);
endmodule
不知道這樣有沒有哪裡需要修正? 我是初學者 勞請大家多多指點
感激不盡!!
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