[問題] rise/fall time 之相關性

看板Electronics作者MaxLJ (Spurs Go!Go!Go....!)時間15年前 (2008/12/09 21:34)推噓2(2推 0噓 10→)

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請問各位高手，我在作oscillator模擬時，針對rise time和 fall time 有幾問題不解: 1.輸出端的負載(CL) 的值增加時，會造成rise(fall) time 之值變大(變慢) 這我是知道的，ex: CL:15 pF、rise:3ns / CL: 30 pF 、rise:5ns。但若在相同負載，但隨著VDD增加時，rise time之值也會隨著增大，請問是為何呢? 是因為drive level增加的原因嗎? (rise time 皆以 10%~90% vdd 為基準) 2.輸出波形若 overshot嚴重，是否會影響到rise time 和 duty cycle(0.5vdd)? 而當rise time 和 fall time 之值不對稱時(ex: rt=2ns , ft=1.6ns) 是否也是影響duty cycle 無法趨近於 50%的原因呢? 感謝高手解答，謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 124.218.136.30

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pdaer

12/09 21:42, , 1^F

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MaxLJ

12/09 21:44, , 2^F

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bighead319

12/09 22:55, , 3^F

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