[問題] RS232 transmitter
大家好，我寫了一個RS232的transmitter
一次輸入資料有8個bit，經過測試可以正常執行。
設計的input有：
clock
[7:0] in
start：收到positive edge之後會開始傳
busy
output有一個bit
現在要傳的資料有16bits，想再寫一個module來吃輸入16bit的transmitter
想法是用兩個8bit的Tx
一個(Tx1)輸入是in[7:0], 另一個(Tx2)輸入in[15:8]
第一個輸入的start可以直接由16bits的Tx來指定
但是第二個Tx不知道要怎麼來trigger
有想過要用negedge busy of Tx1
但是verilog怎麼寫都沒辦法得到正確的結果
請問各位要用哪一個條件來觸發Tx2開始？
不知道有沒有參考書籍有這方面的知識？
謝謝大家。
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