[問題]請問Verilog有號數的問題..

看板Electronics作者 (爆炸神威)時間15年前 (2008/10/15 20:17), 編輯推噓1(1推 0噓 11→)
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我想問大大 我宣告三個變數 a,b,c 假設我要做有號數相加 a,b,c 三個wire 要宣告成signed嗎? 或者是其中幾根Wire 宣告成signed? 還有做有號數的相乘，觀念也是跟相加一樣嗎? 因為我搞不太懂下面的三種情況 1.輸入兩個wire signed，輸出不加signed 2.輸入兩個不加signed，輸出是wire signed 3.三個都宣告成wire signed 做電路有號的數值運算的差別到底在哪邊? 感謝各位大大 -- 當在跑向終點的漫長旅程上，請不要忘記最初起點的夢想! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.115.73.96 ※ 編輯: finalhaven 來自: 140.115.73.96 (10/15 20:18)
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10/15 20:29, , 1F
你有修過計組 邏設之類的東西嗎？
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10/15 20:40, , 2F
有的，只是有點忘了@@
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推
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看你要用1補數還2補數 反正你知道怎麼反轉回來取值
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10/15 22:23, , 4F
電路上信號只有vcc跟gnd兩種電壓沒有什麼有號數無號數
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你想用那些抽象的功能就只能根據邏輯設計的方法去把信
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號編碼再來做運算不是宣告成有號數或無號數他運算就會
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對 所以還是去翻一下邏設或計算機組織看他如何定義實做
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有號數無號數的運算
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有號數你就宣告signed就好 synthesis會幫你做掉
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acelp 大大 應該還是要看哪家eda tool 吧
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你怎麼不自已先想, 再驗證是否和你想的相同
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10/18 03:13, , 12F
這些問題應該不難想懂吧
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