[問題] for generate語法

看板Electronics作者 (mepass)時間18年前 (2008/10/14 21:59), 編輯推噓1(1推 0噓 1→)
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我看書上是寫 標籤名稱： for 迴路識別字 in 開始值 to 結束值 generate 元件名稱： port map(); 請問上述的元件名稱跟我的架構有什麼關係嗎 是不是隨便取就好 還是有什麼限制呢 謝謝回答 -- じゃあ始めるよ、 竜宮レナ、一世一代の頑張り物語を！ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 59.116.172.156
推
10/14 22:02, , 1F
甚麼語言阿 @@ VHDL ?
10/14 22:02, 1F
→
10/14 22:11, , 2F
是啊
10/14 22:11, 2F
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