[問題] 請問大家 要如何用verilog HDL實現pipeline呢?

看板Electronics作者 (Vampirespit)時間17年前 (2008/08/24 20:37), 編輯推噓1(1推 0噓 1→)
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如題 請問大家 要如何用verilog HDL實現pipeline呢? 有人跟我說是"外加一個更快的時脈下去作管線切換"的方式 請問他說得對嗎? 如果是的話 要怎麼實現呢? 有沒有板上會用verilog HDL實現pipeline的高手呢? 可以分享一下您是如何寫code的嗎? 還有想請問 當程式用pipeline完成後 用 QuartusII 軟體合成電路之'clk'(在timing analysis裡面)真的會變快嗎? 萬分感謝 ^___^ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 125.230.146.232
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08/24 20:40, , 1F
不就是non-blocking的寫法...一般HDL的書都會有example吧
08/24 20:40, 1F
推
08/25 01:47, , 2F
Ciletti的Advanced Digital Design with The Verilog
08/25 01:47, 2F
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