[問題] Dynamic logic circuit
以史密斯上的原型來說
是Pseudo NMOS的情況,上面那個電晶體改輸入clock
PDN下面再加一個clock
我提的問題是 : 如果我把PDN跟clock的位置對調 會有什麼效果?
看了不同的教材 都是GND接到clock再接到PDN再輸出
但如果把clock跟PDN位置對調 在放電的時候 body effect的影響是不是會變小?
當然 也有另一個副作用 就是 在輸出高電位的時候 charge sharing 會比較嚴重
除了這兩個改變以外 還有其他的嗎?
以及 為什麼多數都是用clock在下的方式?
謝謝
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