[問題] verilog模擬

看板Electronics作者 (值得努力)時間18年前 (2008/04/11 00:35), 編輯推噓4(4推 0噓 13→)
留言17則, 4人參與, 最新討論串1/1
請問我寫完verilog程式 compile也全都過了 可是simulate的時候程式會整個關掉 就modelsim會自動關畢 這樣是發生了什麼樣的問題嘛? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.129.145.58
推
04/11 00:45, , 1F
compile是指合成過了嗎? 要不要貼幾行code上來看看哩
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code有點長...因為包含3個模組用by name呼叫
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推
04/11 07:23, , 3F
你的ModelSim的版本是多少？如果你覺得是ModelSim的Bug，換新
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04/11 07:27, , 4F
的版本看看。我記得ModelSim 5.x都還不少bug，我覺得6.1之後
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都滿穩。
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還有一個可能，就是你有沒有同時安裝多個版本的版本的
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ModelSim？之前我就遇過一台電腦安裝多個ModelSim，在模擬時
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04/11 07:34, , 8F
ModelSim GUI似乎會因為叫錯版本的tools(如vlog、vsim)導致
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04/11 07:37, , 9F
當機、關閉。不過這個問題似乎在新版又好像被解決。
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像我的電腦就同時安裝ModelSim Altera Web Edition 6.1g與
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ModelSim PE Student Edition 6.3f，用了很久都沒有發生當機
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的問題。
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推
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我還有想到一個可能，就是你的testbench如果有用$finish，
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04/11 07:47, , 14F
ModelSim會問你要不要關閉，如果你按Yes，ModelSim就會關掉。
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04/11 11:12, , 15F
目前是用5.8的...testbench沒用$finish..看來去找找其他版本
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推
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你要不要先找其他有灌ModelSim的電腦試試看，
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04/11 13:07, , 17F
確定一下是軟體的問題 還是你寫的檔案的問題~
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