[問題] verilog新手的問題~

看板Electronics作者 (外村尼克)時間18年前 (2008/04/10 16:35), 編輯推噓1(1推 0噓 2→)
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我是verilog的新手，想問個問題。 我宣告個 reg[3:0]a[8:0] ; \\希望有9個4 bits 的reg 假如說是有9個4-bits的 a，分別為 a8 a7 a6 a5 a4 a3 a2 a1 我希望 a8再下一個posedge clk 將其包含的4-bit丟入 a7 同時 a7丟入 a6 以此類推 (有點像移位). 若是以bit的寫法 我可以直接用 always@(posedge clk) 再配上 a[4] <= a[3] 這樣丟 abit 那如果我是想要整個4 bits 也就是剛剛宣告的a8 a7 那些往 N-1丟去 我該如何打呢?? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.112.18.232
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04/10 17:21, , 1F
請爬文「請問關於delay加法器的寫法」，你會有心得的。
04/10 17:21, 1F
推
04/10 17:21, , 2F
看7005篇..你跟他用一樣的方式 不過你宣告有問題
04/10 17:21, 2F
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04/10 17:49, , 3F
多謝!!
04/10 17:49, 3F
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