[問題] modelsim裡 從verilog傳string到VHDL

看板Electronics作者 (卡米亞)時間18年前 (2008/04/10 11:40), 編輯推噓0(0推 0噓 0→)
留言0則, 0人參與, 最新討論串1/1
有一個test bench 是以verilog寫的 但是DUT是VHDL語法 verilog要傳一個值 給 VHDL裡data type 為string的case compiler會過 不過run SIMULATION時會發生Fatel Error 請問這樣的問題要怎麼解決呢 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 210.243.221.29
‣ 更多 kamia 的文章
文章代碼(AID): #17_OmPk8 (Electronics)