[問題] ModelSim Verilog 2001 syntax error

看板Electronics作者 (Ah)時間18年前 (2008/03/20 00:45), 編輯推噓0(0推 0噓 0→)
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不知有人是否遇過類似相關問題, 拿到的code有把一些golabal訊號定義在另外的檔案 但是用Modelsim compile一直都會過不去出現 syntax error 2001這關 有人知道該怎樣強迫他不要管2001文法的問題 嗎= = 先行謝過了 >< -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 123.110.142.87
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