有關於電路合成設定

看板Electronics作者 (crystal)時間18年前 (2008/01/19 23:42), 編輯推噓1(1推 0噓 0→)
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各位版大好 我現在要把verilog 的code拿去合成電路 可是請問要怎麼設定想要的cell呢 例如一個adder 他好像是是用ripple adder去合成 我要怎麼樣把他用成 carry lookahead adder 方式去做成呢? 謝謝囉~~~ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 123.192.106.70
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design ware, please refer to the online doc.
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