[問題] verilog的號數問題

看板Electronics作者 (睡夢中的Zito)時間18年前 (2007/12/02 13:16), 編輯推噓3(3推 0噓 0→)
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請問前輩有沒有一種宣告方法可以讓一個reg或wire起始定義就是有號數的 我的意思是說，經過這樣的宣告之後， 這個wire經過的元件不管是+-*/都會是有號數的輸出， >, ==, <,會是考慮有號數的結果 有這樣的宣告嗎？ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.117.160.138
推
12/02 13:17, , 1F
有..資料自己查..
12/02 13:17, 1F
推
12/02 15:06, , 2F
reg signed [7:0] your_reg; //用signed宣告
12/02 15:06, 2F
推
12/02 15:41, , 3F
感謝前輩 ^^
12/02 15:41, 3F
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