Re: [問題] Full custom與Cell based整合問題
※ 引述《OmOq (Nice Guy)》之銘言：
: 請教一下Full custom與Cell based要整合時的一些問題!!!
: 我打算設計一個電路共分兩部分
: 第一部份 我都是自己用laker畫layout 並萃取電容參數
: 行成netlist(.sp)檔了
: 而第二部分的控制電路 我打算用Verilog來編寫
: 如此一來 請問有辦法做整合的動作嗎?
整合?你應該是指co-simulation動作吧
最簡單的 你可以用candence裡面的軟體(spectre)跑
模擬的模式選擇"spice-verilog"就可以
不過細節當然很繁瑣 就要抓些文件來閱讀
CIC也有提供相關的課程 有興趣的話可以去聽
: 目前我有找一些資料 像是Design Compiler與SOC Encounter之類的
: 好像是做Cell based流程的合成與placing & routing的工具吧(?)
是
: 請問有辦法將其轉成.sp檔與Full custom做整合嗎?
可以
做完P&R可以輸出兩種.v檔
一個可以拿來跑verilog
另一個可以拿來做LVS
做LVS也很簡單 在工作站環境中下"v2lvs"這個指令
v2lvs -v CHIP.v -l umc18_lvs.v -o CHIP_source.spi
-s umc18_lvs.spi -s1 VDD -s0 GND
(以上是不包含memory cell的指令 有用到RAM的話 就還要在加)
umc18_lvs.v跟umc18_lvs.spi是foundry(or CIC)提供的
CHIP.v是做完P&R產生的
另外 若是使用台積電的製程 參考準位要改成"VSS"
這樣就可以轉出數位電路相對應的sp檔(CHIP_source.spi)
就可以跟你lay的電路做co-LVS verification
不過 這樣做的是block LVS
也就是tool不會check數位電路裡面的電路(反正一定對)
只會check數位電路跟你lay的電路節點是否正確
除非你們lab手上有library cell 那作法就更多了XD
: 還是必須使用別的方式做整合呢?
: 因為沒有學過 只是上網找資料 有錯的地方請大家指教 謝謝!!!
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