[問題] 請問verilog中，相同的module name所造成的錯誤
請教大家
假設有兩個 file(.v), 檔案裡面的 module name 是一樣的(port list也相同)
但那兩個module是不同的 function
有辦法讓他 compile 過嗎？
因為在跑模擬，需用到他人的 function ，作為 testbench 。
但卻發生有許多的 module name 重複的問題
偏偏檔案又很多，不太可能去改 module name (我覺得應該不需要這麼笨的作法吧)
只好看看原本verilog語法規則，是否有可以處理此問題的？
謝謝大家看完小弟的問題。
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