[問題] [verilog] output=1 失敗?
使用ModelSim,以下語法會失敗:
module Test(in,out);
input in;
output out;
reg out;
out=1; //<----這行會失敗
endmodue
改成 wire out;
assign out=1;
就可以，我不懂為什麼reg就不能指定，我看書本上這樣用都沒事。
請問誰可以告訴我為什麼？
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.123.110.99
推
04/10 15:33, , 1F
04/10 15:33, 1F
→
04/10 15:35, , 2F
04/10 15:35, 2F
推
04/10 15:46, , 3F
04/10 15:46, 3F