Re: [問題] 用verilog 寫 parallel to serial 電路

看板Electronics作者 (DSM......)時間19年前 (2007/03/27 23:14), 編輯推噓1(1推 0噓 1→)
留言2則, 2人參與, 最新討論串1/1
※ 引述《ccjin (ya)》之銘言： ※ 引述《ccjin (ya)》之銘言： : 標題: [問題] 用verilog 寫 parallel to serial 電路 : 時間: Tue Mar 27 21:30:35 2007 : : 請問有人寫過嗎 : : 我想了很久 : : 都沒有任何idea : : 有誰可以提供我資料 : : 或 想法去寫嗎 : : 謝謝 : : : -- : ※ 發信站: 批踢踢實業坊(ptt.cc) : ◆ From: 203.203.147.53 : 推 l1l1l1l1:我有寫過... 03/27 22:19 : → l1l1l1l1:應該很簡單吧..就一次LOAD進一排,8個CLOCK後再LOAD下一個 03/27 22:20 : → l1l1l1l1:然後依序送出去...是這樣吧... 03/27 22:20 你一次load一排 再依序送出 但是在你輸出的時候 你data又會一直進來 難道要在你輸出的時候 犧牲掉部分data嗎 板上有人可以幫我解答嗎 可能我計算機方面觀念太薄弱 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 203.203.147.53
推
03/27 22:43,
先存起來~~等到該丟時再丟就好了吧XD
03/27 22:43
推
03/27 22:52,
放buffer，滿了data不能進來..
03/27 22:52
→
03/27 22:59,
buffer滿了 不給Load 那麼我的data不就miss掉了 ??
03/27 22:59
→
03/27 23:02,
L大 有點道理 但是我怕我的DATA太多 memory會塞不下 XD
03/27 23:02
不會發生上述狀況 一般而言 你的output的data frequency是input data frequency的2^N倍 N = number of bit 所以你的系統應該至少會出現 CLK Divider -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.135.83.97
推
03/28 07:07, , 1F
恩 謝謝~
03/28 07:07, 1F
→
06/13 15:38, , 2F
言兌 白勺 女子 口阿
06/13 15:38, 2F
‣ 更多 deathcustom 的文章
文章代碼(AID): #162JJmSZ (Electronics)