[問題] verilog寫LVDS

看板Electronics作者 (小龍)時間19年前 (2007/01/18 01:48), 編輯推噓0(0推 0噓 0→)
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最近用verilog寫FPGA的程式， 最後輸出的地方要用LVDS的輸出， 但是一直寫不出來， 叫出language templete也還是一直有bug.... （defparam那邊就出問題了...） 不知有沒有人寫過的， 可以指導一下？ ^^...謝謝～～ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 61.217.107.189
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