[問題] Verilog or VHDL for Physical Design
想問大家一個小問題耶~
再用VHDL或著Verilog寫的程式裡面
寫到的time delay像 after 20 ns 或著#20 ...這些的
在燒到板子裡面的時候會一起燒近去嘛?
還蠻好奇的>///<
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※ 發信站: 批踢踢實業坊(ptt.cc)
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