[問題] 有關VHDL的問題
預到一件怪事
一般來說
process (SIGNAL)
begin
if SIGNAL= '1' then
Q <= '1' after 20 ns;
end if;
end process;
這樣子應該就可以把Q給設值了
不過回去做這樣的判斷的時候
process (CLK)
begin
--...
case Q is
when '1' =>
--<...>
when orhers =>
-- <...>
end case;
end process;
都會完全判斷到others的部分去~ 也就是不管怎麼觸發signal~ 他都會判斷到非'1'的地方
這太詭異了 :(
為什麼會這樣呢 :(
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 218.169.69.175
→
12/27 18:56, , 1F
12/27 18:56, 1F