[問題] verilog gate level netlist to cadence composer

看板Electronics作者 (膩不藥罐)時間19年前 (2006/11/28 10:15), 編輯推噓0(0推 0噓 0→)
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我有一個verilog gate level netlist, 請問要如何在cadence composer裡面看到接線， 就像在debussy裡面看到(schematic view)的是一樣的。 -- 膩不藥罐 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.130.173.174
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