[問題] verilog裡always statement的問題

看板Electronics作者 (王)時間19年前 (2006/11/15 01:00), 編輯推噓2(2推 0噓 1→)
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請教一下有使用過verilog synthesize tool的高手 使用於電路合成的always@(posedge clk)這樣的statement 那個always裡面的訊號一定要是clk才行嗎? 如果是其他訊號如A B C可不可以呢? 像always@(posedge A)這樣的描述可以用於電路合成嗎? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 69.232.38.53
推
11/15 01:05, , 1F
可..不過，你還是多看點書..
11/15 01:05, 1F
推
11/16 00:02, , 2F
clk好像是任意指定的代號吧 好像啦
11/16 00:02, 2F
→
11/17 10:32, , 3F
可以
11/17 10:32, 3F
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