[問題] FEC觀念問題

看板EE_DSnP作者 (姥姥)時間11年前 (2013/01/01 23:38), 編輯推噓5(5推 0噓 28→)
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我丟一個我自己寫的aag file： aag 4 2 0 2 2 2 4 6 8 6 2 4 8 2 5 模擬的pattern：(00跟10各重複32次) 00 .... 00 10 .... 10 第一輪模擬完AIG 3和AIG 4都是0000_0000_0000_0000_0000_0000_0000_0000， cirp -fec應該像這樣： [0] 0 3 4 第二輪模擬AIG 3=0000_0000_0000_0000_0000_0000_0000_0000， AIG 4=1111_1111_1111_1111_1111_1111_1111_1111 這時./ref/fraig給出cirp -fec的結果是： [0] 0 3 !4 第一輪模擬後3跟4在同一組，只要之後任何模擬的結果不一樣，兩個gate就要分成 兩組吧？ -- 誰知真患難 忽悟大光明 日出雲俱靜 風消水自平 功名幾滅性 忠孝大勞生 天下惟豪傑 神仙立地成 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.112.241.234
推
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因為 00...000 與 11...111 是 inverse FEC，所以還是會被
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放在同一組，只是加上 ! 變成 !4
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我的想法是：如果兩個gate equiv. ，則所有的input都會使
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結果相同，而如果是inverse equiv. ，則所有的input都會
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結果完全相反，因此對於已知的兩個gate，如果存在兩組
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input分別使結果完全相同與完全相反，則這兩個gate既不是
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equiv. 也不是inverse equiv. ，那就沒有必要繼續留在
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functionally equivalent "candidate" pairs裡吧？
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推
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你這麼說的確有道理，ref prog 的確沒有把這個因素考慮進去
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我等一下有空來改一下。
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推！
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推
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不過我又想了一下，在正常的 parrallel pattern 模擬底下
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兩個 gates 要前一次 32 個 patterns 是 eq, 下一次 32 個
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patterns 是 inv-eq 的機率幾乎是 0, 為了這樣去改變我收集
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FEC pairs 的機制似乎不太划算，所以我就不改了。
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我們在測的時候會注意不要讓這樣的情形發生。
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XD 我亂數產生10000個gate的電路+65行的pattern file
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10幾次就出現了
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似乎32k+1個pattern時比較容易出現
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推
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不懂... 不過基本上這不會影響 FRAIG 的正確性。也許在某些
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case 會讓 cirp -FEC 不夠精確，但我想 sim 的重點還是要快
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而且夠就好，誤判的情形就交給 SAT，整體來說應該是比較好
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推
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簡單的說，如果前面 32n 個 parallel patterns讓兩個 gates
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的反應一樣，但下 32 個亂數的 parallel patterns 卻讓
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嗯 了解
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這兩個 gates 的反應正好反向，這樣的電路真的是太奇怪了，
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都給 SAT 去解 SAT(f == g) // 因為反向
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應該會一下子就解出來了，所以也不會有什麼 overhead
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但為了要檢查這種情形，以我目前的 implement 來說卻要
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多記/多傳一些東西，我覺得是不值得的。
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感謝老師！問個小問題，讓我獲益良多
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其實就算中間被誤判歸類為inverse FEC，最後還是會被分開
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simulation pattern數量增加結果就一樣了
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