[問題] 關於 SR-latch

看板CSIE_ASM作者 (時弦 - 我要DJmax的pc版!)時間17年前 (2008/10/14 21:11), 編輯推噓4(4推 0噓 11→)
留言15則, 3人參與, 最新討論串1/1
還是不太懂為什麼 S 及 R 設定成 false 會是 not define / unstable。 我模擬出來的是，如果 S 及 R 都設定成 false 的話， 那 Q 及 Q爸 都會變成 false。 至少我們可以確定 Q 是 false 啊， 還是還有什麼前提我沒搞清楚 ??? 我做的模擬在這： http://www.csie.ntu.edu.tw/~b96118/flash/SRlatch.swf 謝謝指教~ -- 心情放鬆搖擺 在你三百米之外 數著心跳等待 所有念頭全拋開 鎖進來 進來 這美麗的悲哀 這是愛 就是愛 全世界都不明白 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 219.71.207.153
推
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第一個cycle 會造成 Q還有Q爸都是T
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第二個cycle 會造成 Q還有Q爸都是F
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第一步 NOR閘 四個INPUT 都應該視為F
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流回去的事(就是NOR 右邊發生的事) 是下半CYCLE的事
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你要以NOR左邊一起 右邊一起 不可以先弄上面 再弄下面
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以上是我的淺見
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推
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或著你可看看WIKI 會比我說的來的好懂
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因為好像有聽到老師說電流沒那麼剛好會同時到，所以就
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故意做的有時間差~~
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推
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看的好花喔= =" 從(1,1)->(0,0) 因訊號不同時，有2種變法
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(1,1)->(1,0)->(0,0) 輸出為1 (1,1)->(0,1)->(0,0)輸出為0
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是SR同為True(1)時才是unstable吧
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推
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SR同為T時結果都是F不是嗎
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但同時為1的時候就違背了SR latch 輸出會兩個相反了
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